MSC8144EVT1000A 四核DSP
MSC8144处理器是飞思卡尔的高性能多核DSP设备，有线和无线基础设施应用为目标的第三代。它是建立在成功以前的多内核DSP的设计，以增强迅速扩大在这一领域的语音/视频/数据的三重播放服务。这种多内核DSP提供了业界最高水平的性能和集成度，结合四个完全可编程的StarCore DSP内核，每个内核运行速度高达1 GHz的高度优化的语音，传真，视频和数据压缩处理的体系结构。 双RISC的QUICC引擎内部的分组处理器支持多种网络协议，以保证可靠的数据传输通过分组网络，同时显着地卸载这样的处理的DSP内核。 的MSC8144嵌入了业内最大的内部记忆体，并支持一个各种先进的接口类型，包括高速以太网和UTOPIA网络通信，DDR控制器高速，行业标准的内存接口，多通道TDM接口，用于连接到PSTN网络和串行RapidIO®和PCI接口用于连接到其他设备安装在同一个机架或电路板。 作为一个高度灵活，完全可编程的，功能强大的多媒体DSP MSC8144提供强大的处理能力，同时保持具有竞争力的价格和每通道功耗。 特点 -------------------------------------------------- ------------------------------ 4个800兆赫/ 1千兆赫的StarCore SC3400 DSP扩展的核心 16个ALU提供高达一万六千分之一万二千八MMACS 性能相当于一个3.2/4.0 GHz的SC3400核心 每个扩展核心的DSP核心处理器和专用指令缓存，数据缓存，存储器管理单元（MMU），中断控制器（EPIC），和定时器 业界最大的片上存储器 4个16 KB的L1指令高速缓存（每核心） 4个32 KB L1数据高速缓存（每核心） 一个128 KB的共享L2指令缓存 一个512 KB的共享M2存储关键的数据和临时数据缓冲 10 MB的128位宽共享M3存储器，无需外部存储器对于大多数应用程序 96 KB的引导ROM，可从四个核心，I²C串行RapidIO，PCI和以太网接口，通过支持启动。 DDR内存控制器的时钟频率高达200 MHz（400 MHz数据速率）的DDR SDRAM，32位数据总线与64 MB至4 GB的DDR和DDR2设备与x8/x16的数据端口（没有直接x4支持），配置1 GB，其中包括两个物理银行（片选），每个独立寻址，双位错误检测和单比特错误校正（ECC） 内部DMA控制器有16个双向分时复用的信道，使内部存储器和串行接口之间的数据传输 八个独立的时分多路复用（TDM）接口，与2048 DS-0（64 kbps）的信道分配8个TDM接口 QUICC引擎通讯处理器，配置和控制两个以太网和ATM（UTOPIA）接口和卸载处理的DSP内核的通信任务。它包括2个32位RISC处理器，48 KB的多主机多端口RAM，48 KB的指令RAM，串行DMA通道，控制硬件，波特率发生器，时钟合成器，中断控制器和三个通信控制器。 两个GB以太网控制器，支持10/100/1000 Mbps操作使用MII，RMII，SMII，RGMII和SGMII物理接口 ATM控制器，支持UTOPIA接口和AAL0，AAL2和AAL5操作的 串行RapidIO端口支持1x/4x运行的消息单元 PCI接口设计，符合PCI规范修订版2.2操作系统，在33或66 MHz和3.3伏 UART的RS-232接口 串行外设接口（SPI） I²C接口从EEPROM启动 中断系统，包括增强的可编程中断控制器（EPIC）为每个核心最多256个中断和32个优先级，最多32个虚拟中断所产生的一个简单的写访问和虚拟NMI中断集中使用外部中断输出 16个16位可编程定时器，在四个四定时器模块，每个核心2个32位通用定时器，和四个软件看门狗定时器模块 32个GPIO，其中16个可以被配置为外部可屏蔽中断（IRQ） 8个可编程的硬件信号灯 调试的能力通过JTAG接口和OCE30的的模块，调试和分析能力，在大部分设备模块
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