特点
能够运行所有现有的16450软件。
引脚引脚除外CSOUT（24）和NC（29）与现有的16450兼容。 前CSOUT和NC引脚的TXRDY＃＃和RXRDY分别。
复位后，所有的寄存器16450寄存器集相同。
在FIFO模式的发射机和接收机的每一个缓冲的16字节的FIFO，以减少提交到CPU的interrrupts数量。
添加或删除标准异步通信位（启动，停止和奇偶校验）或从串行数据。
控股和移位寄存器16450模式消除需要精确的同步和CPU之间的串行数据。
独立控制，传输，接收，线路状态和数据设置中断。
可编程的波特率发生器可任意输入时钟1（2 16 - 1），并产生16 ×时钟。
独立的接收器时钟输入。
调制解调器控制功能（CTS，RTS，DSR，DTR，RI和DCD）。
完全可编程的串行接口的特点：
5 - ，6 - ，7 - 或8位字符
偶，奇或无奇偶校验位的产生和检测
1 - ，1个半 - ，或2一站式位代
波特率产生（DC 1.5M波特）。
虚假启动位检测。
完善的状态报告功能。
TRI - STATE ® TTL驱动器的数据和控制总线。
线路中断的产生和检测。
内部故障诊断功能：
通信链路的故障隔离的环回控制
休息，奇偶，溢出，帧错误模拟。
全部优先级中断系统控制。
说明
PC16550D是改进型原来的16450通用异步接收器/发送器（UART）。 功能上等同于在上电16450（字符模式）* PC16550D可进入备用模式（FIFO模式），以减轻CPU的软件开销过大。
在这种模式下，允许16个字节（加上3位RCVR FIFO在每个字节的错误数据）存储在接收和发送模式激活内部FIFO。 所有的逻辑芯片上，以尽量减少系统开销，并最大限度地提高系统的效率。 两个引脚功能已被更改，允许DMA传输的信号。
UART的执行串行到并行的转换，从外围设备或调制解调器接收到的数据字符，并行到串行的数据字符的转换，从CPU接收。 CPU可以读取UART的完整的状态，在功能操作过程中的任何时间。 状态信息，包括由UART正在执行的传输操作的类型和条件，以及任何错误条件（奇偶，溢出，帧，或间隔中断）。
UART包括一个可编程的波特率发生器，是1除以除数定时参考时钟输入（2 16 -1），并产生一个16 ×时钟驱动内部的发送器逻辑。 规定还包括使用16 ×时钟驱动接收器逻辑。 UART具有完整的调制解调器控制能力，以及一个处理器中断系统。 中断可以进行编程，以用户的要求，最大限度地减少需要处理的通信链路的计算。
UART是采用国家半导体公司的先进的M 2 CMOS工艺。
*也可复位在软件控制下，以16450模式。
†注：这部分专利。